삼성전자, 반도체 패키징 기술 한계 넘었다
삼성전자, 반도체 패키징 기술 한계 넘었다
  • 변인호 기자
  • 승인 2019.10.07 17:59
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‘3D-TSV’와 ‘와이어 본딩’ 비교 이미지. 사진=삼성전자
‘3D-TSV’와 ‘와이어 본딩’ 비교 이미지. 사진=삼성전자

삼성전자가 업계 최초로 ‘12단 3D-TSV(3차원 실리콘 관통전극, 3D Through Silicon Via)’ 기술을 개발하고 패키징 기술에서도 초격차를 이어간다고 7일 밝혔다.

삼성전자가 이번에 개발한 12단 3D-TSV는 기존 금선(와이어)을 이용해 칩을 연결하는 대신 반도체 칩 상단과 하단에 머리카락 굵기의 20분의 1 수준인 수 마이크로미터 직경의 전자 이동 통로(TSV) 6만개를 만들어 오차 없이 연결하는 첨단 패키징 기술이다.

삼성전자에 따르면 이 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 고도의 정밀성이 필요한 기술이다. 반도체 패키징 기술 중 난이도가 가장 높은 기술로도 꼽힌다. 삼성전자의 ‘3D-TSV’는 기존 와이어 본딩(Wire Bonding) 기술보다 칩들 간 신호를 주고받는 시간이 짧아져 속도와 소비전력을 획기적으로 개선할 수 있는 점이 특징이다.

삼성전자는 기존 8단 적층 HBM2 제품과 동일한 패키지 두께(720㎛, 업계 표준)를 유지하면서도 12개의 D램 칩을 적층해 고객들은 별도의 시스템 디자인 변경 없이 보다 높은 성능의 차세대 고용량 제품을 출시할 수 있게 됐다. 또 고대역폭 메모리에 12단 3D-TSV 기술을 적용해 기존 8단에서 12단으로 높이는 것을 통해 용량을 1.5배 증가시킬 수 있게 됐다.

최신 16Gb D램 칩을 적용하면 업계 최대 용량인 24GB HBM(고대역폭 메모리, High Bandwidth Memory) 제품도 구현할 수 있다. 이는 현재 주력으로 양산 중인 8단 8GB 제품보다 3배 늘어난 용량이다.

삼성전자는 고객 수요에 맞춰 12단 3D-TSV 기술을 적용한 고용량 HBM 제품을 적기에 공급해 프리미엄 반도체 시장을 지속 선도해 나간다는 계획이다.

백홍주 삼성전자 DS부문 TSP총괄 부사장은 “인공지능, 자율주행, HPC(High-Performance Computing) 등 다양한 응용처에서 고성능을 구현할 수 있는 최첨단 패키징 기술이 날로 중요해지고 있다”며 “기술의 한계를 극복한 혁신적인 12단 3D-TSV 기술로 반도체 패키징 분야에서도 초격차 기술 리더십을 이어가겠다”고 말했다.

파이낸셜투데이 변인호 기자


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